基于NAND的高速大容量存儲陣列，是作為高速大容量存儲原理樣機中200 MB速率存儲板的部分，而高速大容量存儲樣機，是針對星載大容量實時存儲需求而進行的前期演示研究。
高速大容量存儲原理樣機由高速接口、存儲控制、存儲陣列及通信母板組成，如圖1所示。
圖1 總樣機系統設計框圖
存儲控制器是系統的核心，分為存儲控制一和存儲控制二，兩者都通過10／100 M以太網絡與上位機通信，接收上位機的指令。其中控制一接收指令后產生高速數據源，通過高速數據接口傳至控制二，在上位機的指令下從而完成高速數據緩沖、數據速率變換、存儲陣列控制。存儲控制二將收到的上位機命令進行處理后轉發至存儲板，存儲板根據NFlash的特性進行編程存儲。
文中研究重點是基于Nand Flash的200 MB速率存儲板的設計與實現。電路設計和Verilog HDL程序，其編譯、調試、綜合、布線、配置和下載是在ISE 10．1開發平臺下完成的，功能與時序仿真在Modelsim 6．2b平臺下完成。
ISE是集成綜合環境的簡稱，它作為Xilinx FPGA／CPLD的綜合性集成設計平臺 J，可以完成整個FPGA／CPLD開發過程，其集成的在線邏輯分析儀ChipScopePro更是在硬件設計驗證方面起到了不可忽略的作用。
1 存儲芯片的介紹
1．1 bland閃存的選型
全球支持NAND技術閃存的生產廠商主要有Samsung、Toshiba、Fujistu等，其中Samsung呈現出比較突出的技術優勢：容量大、存取速度快、體積小、成本低、芯片間的兼容性好，便于升級和更新。由于本系統對高速和大容量的需求，故選用K9WBG08U1 M型4GNAND閃存作為存儲陣列的存儲芯片。
1．2 三星K9WBG08U1 M型NAND閃存
NFlash內部包含了兩個獨立的K9KAG08U0M 。其基本存儲結構按頁和塊劃分。K9KAG08U0M芯片每片共有8 192塊，每塊有64頁，共有8 192×64=512頁。每頁中有4 000+128 Byte的存儲單元，每片的容量約有4×512 kB=2 GB。因此，單片K9KAG08U1M的存儲容量為4 GB。由于NAND Flash特殊的基本結構，在進行讀寫操作的時候，外部控制器不能通過普通總線的形式對其內部某一位進行操作，而是以頁為最小操作單位，在擦除操作時以塊為最小操作單位。對NAND Flash芯片內部的某一頁進行操作時，要先將操作命令字和地址信息寫入，芯片才會根據操作命令字對給定地址的存儲單元進行相應的操作。芯片的主要操作命令字可以查閱芯片手冊。
K9KAGo8UOM的頁編程寫入時序圖如圖2所示，其中寫周期twc最小為25ns；地址到數據加載的延遲時間tADL最小為75 ns；編程命令到編程開始的延遲時間tw。最大為100nS；編程時間tPR0G的典型值為200μs。
圖2 Flash芯片的編程時序圖
設Flash芯片一頁的容量為4 224 Byte，按典型時間計算，完成一頁編程寫入所需時間約為
6×25 IIS+75 ns+4 224×25 HS+100 BS+300 s=405．95 ／μs
其中，編程命令和數據傳送的總時間為105．95s，編程時間為300 S。單片K9KAG08UOM最高數據存儲速率為
4 224／405．95μs=10．405 B*μs～ =10．405 MB ·s-1
上述時間是按照最高速度計算的，實際使用時單片存儲器的數據存儲速率會小于它。如果留有足夠的裕度，單片數據存儲速率按照5 MB·s-1考慮，則對于200 MB·s-1的要求，需要40片存儲器并行工作，才能滿足實時存儲的要求。
2 FPGA芯片的選型
存儲器陣列控制單元利用高性能FPGA實現，它對器件速度的要求不高，主要是必須提供足夠的IO引腳，具體要求如下：(1)輸人LVDS通道數為16+2，其中接收8個，發送8個，高速時鐘2個通道。(2)輸入讀寫速度：>200 MHz。(3)輸出LVTTL電平的10數為(80+24)X 4，其中數據80位，控制信號12位。(4)命令地址等其它低速信號線為14線。(5)輸出讀寫速度>20 MHz。(6)引腳需求數：(16+2)×2+104 X4+4+10=466。
擬采用Xilinx公司的Virtex一4系列FPGA可以滿足設計要求，如XC4VLX80。其相關技術參數：(1)18 kBRAM模塊：200個，3 600 kB。(2)內部存儲器讀寫速度>500 MHz。(3)LVDS通道數為384。(4)用戶可利用的IO引腳數為768。
3 FPGA控制邏輯設計
3．1 并行的NAND接口的設計
并行操作可以按照需要將多片閃存芯片的數據線結合起來共同使用，以此提高系統讀寫帶寬和讀寫效率。在并行系統中，引進模塊化的思想，即將多片閃存芯片當作一個模塊，把這個模塊作為整個系統最小的數據存儲單元，任何操作都是面向這些模塊來進行。也就是說，多片閃存芯片作為一個整體，對外輸出8×n位的數據。同時，并行操作也大大提高了系統的操作速度。以下以寫4 kByte的數據進入一個由5片閃存芯片組成的的模塊為例：當只對一片閃存芯片操作時，典型的寫入時間為200 s。但當閃存芯片模塊進行操作時，由于是對模塊內的5片芯片進行同時寫入，因此系統的整體操作速度提高了4倍。
并行操作的實現依賴于并行的NAND接口的設計。板卡中采用的K9WBG08U1M的10位寬為8 bit。由上節的分析可知，對于200 MB·S 的要求，需要40片存儲器并行工作，才能滿足實時存儲的要求。板上共載有40片NAND，分為4組，每組10片存儲芯片，則單板容量為40×單片存儲容量4 GB。為滿足信號驅動特性的要求，每5片Flash存儲芯片由FPGA單獨驅動。
由Verilog HDL語言編寫模塊后編譯下載，用ChipScope Pro采集到與NAND芯片的接口控制信號如圖3所示。
圖3 Chipscope采集的Flash接口信號
圖3中信號是第一級存儲芯片的接口信號，是以cle_ wrl的上升沿來作為觸發的，其中dio—wrl信號對應于上面編程時序圖的I／Ox信號，ale—wrl、cle—wrl、w e— wrl、re—wrl、wp— wrl信號為Flash芯片的地址鎖存、命令鎖存、寫使能、讀使能、寫保護信號。其中寫命令h80后的00、40、1B是上位機通過控制板發至存儲板的行地址，由時序可知，與Flash芯片的所需要的編程時序一致。
3．2 流水的緩存模塊設計
根據NAND Flash芯片的特點，高速數據控制模塊的數據流按照頁訪問方式進行管理。設計選取的Flash芯片的頁大小為4 kB，因此在寫入的數據進入高速數據控制模塊后，首先進行按照頁大小進行數據分割。
在FPGA內開辟出40個容量為4 kB的雙口RAM的緩沖區，每10個為一組，相對應一組Flash陣列中的10片芯片。數據傳輸通道工作時序如圖4所示 。
圖4 存儲板的數據傳輸通道
當數據率為200 MB·S 時，數據傳輸周期是= 5 ns，傳送1頁的時間是 =4 096× =20．48 s，4級高速FIFO的延遲時間為△ =20 ns。在數據傳輸開始后，第1個10頁數據(P，，P，，P ，P，，P9，P P13，P15、P17，P19)以200 MB·s。。的速率分別寫入對應的存儲器組緩沖區Gn，第2個10頁的數據以200 MB·S 的速率分別寫入相應的存儲器組緩沖區G ，第3個10頁的數據以200 MB·S 的速率分別寫入相應的存儲器組緩沖區G ，第4個lO頁的數據以200 MB·S 的速率分別寫入相應的存儲器組緩沖區G3。
當存儲器組緩沖區G。寫滿之后，同時啟動對該組內的10片Flash的數據傳輸然后進行編程，編程時間約為300 S。類似地，當存儲器組緩沖區G1／G2／G3寫滿后，也按照相同的發送啟動對其組內的10片Flash的數據傳輸和編程。
這種過程可以看出，對存儲器組的寫入是順序和串行的，而對存儲器組的讀出是同時和并行的。利用存儲器組緩沖區的寫入和讀出速度之差，將輸人數據速率降低為20 MB·S-1，同時又不會丟失數據。按照上述設計，后續的數據也以存儲器組為單位，交替的被分配給4個存儲器組的Flash陣列，并且完成對它的編程。數據緩存RAM組第一組與第二組各取一片的示意圖如圖5所示。
圖5 RAM 實現緩存模塊
4 調試問題及其解決方案
4．1 行與數據不同步問題
存儲板需要從控制板接收行信號和數據，其中行信號與數據是同步的傳輸的，但是在實際的存儲板接收數據采集的結果來看，行信號下的數據有時會丟失，有時會錯亂，情況不太確定。而存儲板與控制板的接口中，存儲板接收控制板發送的寫命令后，會在行信號的觸發下進行寫入操作，這種不確定性造成了整個Flash中數據的混亂。
4．2 異步時鐘域數據同步的思想
查閱資料后，發現這是屬于異步時鐘域同步問題中的同頻異相問題。行信號與數據在傳輸過程中由于路徑的不同，造成兩者相位出現了偏差。而且在編程初期，為程序簡單，在數據進行存儲板時，未在隨路時鐘的控制下進入FIFO緩存，由此造成數據與行的不同步。選取的觸決辦法是在數據進入雙口RAM緩存以前，用隨路時鐘對數據采樣兩次，即通常所述的用寄存器打兩次。這樣的做法可以有效地減少亞穩態的傳播，使后級電路數據都是有效電平值。
5 結束語
文中介紹了基于Virtex-4為控制核心的以NAND Flash芯片為基本存儲單元所構成的大容量數據存儲系統，對固態存儲技術進行了探索。重點在于FPGA內部實現了并行流水處理技術，將高速數據無丟失地存人相對慢速的Flash芯片中。本文是在實際工程項目的基礎上完成的，經過實踐檢驗，達到了系統設計要求。
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本文標題：基于閃存的大容量存儲陣列
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